서버 칩의 다음 단계는 무엇입니까?

이번 주 핫 칩스 컨퍼런스에서 가장 흥미로운 발표는 고급 프로세서에 관한 것입니다. 이들은 빅 유닉스 기반 시스템을 위해 설계되었지만 오늘날의 고급 칩이 제공 할 수있는 전력량을 보여줍니다. 그것들은 대부분의 회사 서버 랙에서 실행되는 시스템 종류가 아니거나 대규모 확장 데이터 센터에서 볼 수있는 시스템이 아니라 대기업에서 또는 업무상 중요한 응용 프로그램을 실행하는 시스템입니다. 성능 컴퓨팅 상황.

매년 핫칩 (Hot Chips)은 이러한 칩에 대해 자세히 소개하는 장소입니다. 작년에 우리는 IBM의 Power 7+ 및 zNext, Fujitsu의 SPARC64 X 및 Oracle SPARC T5를 보았고, 올해에는 IBM Power 및 Fujitsu SPARC X 시리즈의 후속 제품뿐만 아니라 z 시리즈, Oracle SPARC M6에 대한 자세한 내용을 배웠습니다..

이 중 가장 흥미로운 것은 IBM의 Power8인데, 코어 당 512KB의 SRAM 레벨 2 캐시 (6MB 총 L2)와 96MB의 공유 임베디드 DRAM을 레벨 3 캐시로 사용하여 12 개의 코어가 있으며 각각 최대 8 개의 스레드를 실행할 수있는 12 개의 코어가 있습니다. 시스템을 비정상적으로 만드는 것은 Centaur라는 새로운 메모리 버퍼 칩으로, L4 캐시와 메모리 컨트롤러에 16MB의 임베디드 DRAM이 들어 있습니다. 각 Power8 칩은이 중 8 개에 연결할 수 있습니다 (총 96MB 임베디드 DRAM L4 오프 칩). 각 Centaur에는 소켓 당 총 1TB의 메모리 용량을위한 4 개의 고속 DDR 포트가 있습니다.

Power8은 IBM의 22nm SOI 프로세스에서 생산 된 650mm ² 칩의 큰 칩입니다. (IBM이이 프로세스를 상용화하는 유일한 회사 일 수 있기 때문에 그 자체가 놀랍습니다.) 32nm SOI 프로세스에서 제조 된 이전 세대 Power 7+와 비교할 때 Power8은 230GBps에서 두 배 이상의 메모리 대역폭을 가져야합니다. IBM은 각 코어가 단일 스레드 응용 프로그램에서 1.6 배의 Power7 성능과 SMT (대칭 멀티 스레드) 성능의 두 배를 가져야한다고 말합니다.

IBM은 독자적인 인터페이스에서 독자적인 CAPI (Coherence Attach Processor Interface)를 사용하여 PCIe Gen 3를 지원하도록 이동하여 FPGA (특정 애플리케이션 속도를 높이는 데 사용되는 완전 프로그래밍 가능 게이트 어레이)와 같은 가속기가 완전한 하드웨어 캐시 일관성을 갖도록합니다. 또한 최근 발표 된 Open Power Consortium의 일부로 코어 라이센스를 부여 할 것이라고 밝혔다.

이 회사는 Power Systems의 기존 고객은 은행, 금융 고객 및 대규모 소매 업체 였지만 빅 데이터 및 분석을 포함하는 용도를 확장하기 위해 노력하고 있다고 말했습니다. IBM은 아직 제품 가용성을 발표하지는 않았지만 이번에는 "시스템으로 가득한 실험실"이 있다고 말했다.

IBM은 또한 작년에 "zNext"로 미리보기 된 zEC12 프로세서 서브 시스템에 대한 자세한 정보를 제공했습니다. z 시리즈 메인 프레임에서 사용하도록 설계된 시스템 아키텍처에는 시스템 컨트롤러 (SC)에 연결된 최대 6 개의 중앙 프로세서 (CP) 칩이 포함되어 있습니다. 체계. (각 시스템에는 여러 개의 노드가있을 수 있습니다.) 각 CP에는 각각 자체 L1 및 L2 캐시가있는 6 개의 5.5GHz 코어와 598mm ² 크기의 다이에서 총 275 억 개의 트랜지스터에 대해 48MB의 공유 eDRAM L3 캐시가 있습니다. 32nm SOI. SC는 192Mb의 공유 L4 eDRAM과 6 개의 CP에 대한 인터페이스를 가지고 있으며, 32nm SOI에서 생산되는 526mm ² 의 다이에서 33 억 개의 트랜지스터를 사용합니다.

이 칩은 고도로 가상화 된 환경, 대규모 단일 이미지 워크로드 및 프로세서 간 데이터 공유에 최적화되어 있다고 밝혔다. IBM은 메인 프레임이 대부분의 ATM, 신용 카드 및 대형 식료품 점 시스템의 핵심이라고 언급했습니다.

Unix 시스템의 경우, Power는 일반적으로 올해 전시회에서 나타나지 않았던 Intel Itanium과 Oracle (Sun 인수 기반) 및 Fujitsu의 SPARC 기반 디자인에 반대합니다.

Oracle은 이전 M5와 동일한 S3 코어를 사용하는 SPARC M6을 미리 보았습니다.이 코어는 최대 32 개의 소켓을 가진 6 코어 / 48 스레드 디자인이지만 더 큰 디자인으로 확장해야합니다. M6에는 48MB의 L3 캐시가있는 12 개의 코어 / 96 스레드가 있으며 Bixby라는 칩을 사용하여 최대 96 개의 소켓으로 확장 할 수 있도록 설계되었습니다. 이는 Bixby라는 칩을 사용하여 여러 소켓간에 메모리 일관성을 향상시키는 브리지 칩 역할을합니다. 예를 들어, 현재 M5-32 시스템에는 32 개의 M5 SPARC 프로세서와 12 개의 Bixby 칩이 포함되어 있습니다. 427 억 개의 트랜지스터가있는 M6도 비교적 표준 28nm CMOS 공정으로 제조 될 예정이다.

오라클은 M6이 기본 소프트웨어 및 데이터베이스 스택, 인 메모리 데이터베이스 및 애플리케이션을 포함한 오라클 소프트웨어에 맞게 조정됐다고 밝혔다.

Fujitsu는 SPARC64 X의 후속 제품인 SPARC64X +를 선보였습니다.이 역시 큰 변화는 아닙니다. 이전 모델과 마찬가지로 각각 2 개의 스레드가있는 16 개의 코어와 24MB의 공유 레벨 2 캐시가 있으며 약 600mm ² 의 다이에 약 30 억 개의 트랜지스터가 있습니다. 그러나 Fujitsu는 448 기가 플롭과 102GBps의 메모리 처리량을 요구하면서 더 높은 성능, 최대 3.5GHz 및 훨씬 더 높은 피크 성능을 제공합니다. CPU 4 개와 크로스바 칩 2 개 (XB라고 함)의 빌딩 블록을 사용하여 최대 64 개의 소켓으로 확장 할 수 있습니다. 각 소켓은 최대 1TB의 DRAM을 지원할 수 있습니다. 한 가지 큰 변화는 칩 간의 상호 연결이 훨씬 빨라 졌다는 것입니다.

후지쯔는 또한 암호화, 10 진수 라이브러리 및 데이터베이스 처리를 포함한 특정 애플리케이션을 가속화하도록 설계된 "소프트웨어 온칩"엔진을 설명했다.

후지쯔와 썬은 SPARC 칩 설계에있어 수년간의 경험에 대해 이야기하고 향후 개선을 약속했습니다.

이러한 모든 프로세서는 비교적 작은 서버 시장을 목표로합니다. 그러나 기본 기술에 대해 생각해보십시오. 소켓 당 1TB의 메모리, 임베디드 DRAM, 빠른 상호 연결 및 일관성 향상과 같은 64 또는 96 소켓 지원. 그것은 모두 놀랍고 강력합니다.