인텔의 10nm 공정 : 단순한 칩 스케일링 이상

인텔은 어제 일련의 프리젠 테이션에서 고급 프로세서 제작을위한 다가오는 10nm 공정에 대해 더 많은 세부 정보를 제공하고 저전력 및 저비용 장치를 위해 설계된 새로운 22nm FinFET 공정을 공개했으며 칩 노드를 비교하기위한 새로운 측정 기준을 제안했으며 일반적으로 "무어의 법칙은 살아 있고 훌륭합니다." 가장 눈에 띄는 것은 프로세서가 계속 될지라도 더 조밀 새로운 프로세스 노드의 어려움과 비용으로 인해 향후 칩 설계 방식을 완전히 다시 생각하게 될 것입니다.

마크 보어, 인텔 시니어 사람 프로세스 아키텍처 및 통합 담당 이사는 인텔이 프로세스 기술에서 반도체 산업을 선도하는 방법에 대해 일반적인 의견을 제시했습니다. 그는 인텔과 10MC 제품이 연말에 출시되기 전에 삼성과 TSMC와 같은 칩 파운드리가 10nm 공정을 출시하는 중이지만, 인텔은 경쟁사보다 약 3 년의 리드를 계속 유지하고 있다고 말했다. 보어 부사장은 인텔이 스트레인 드 실리콘, 하이 케이 메탈 게이트 및 FinFET 트랜지스터를 포함하여 지난 15 년 동안 업계의 주요 발전을 대부분 소개했다고 밝혔다. (인텔은 원래 Tri-Gate라고 불렀다..

Bohr 씨는 모든 제조업체에서 사용하는 노드 번호는 더 이상 의미가 없으며 대신 NAND 셀이 측정의 60 %를 차지하고 Scan Flip-Flop을 셀 영역으로 나눈 트랜지스터 수를 기반으로 새로운 측정을 요구한다고 말했다 논리 셀은 40 %에 달한다 (명백히, 그는 NAND 플래시 메모리 셀이 아니라 NAND 또는 "negative-AND"논리 게이트를 참조하고있다). 이를 통해 평방 밀리미터 당 트랜지스터를 측정 할 수 있으며, Bohr은 이러한 규모에서 인텔의 개선 사항을 반영한 그래프를 보여 주었다. 45nm에서 330 만 트랜지스터 / mm ² 에서 14nm에서 3, 750 만 트랜지스터 / mm2, 1 억 개 이상의 트랜지스터로 이동 10nm에서 / mm ²

지난 몇 년 동안 인텔은 게이트 피치 시간 로직 셀 높이를 측정으로 사용하고 있지만 보어는 더 이상 인텔의 모든 발전을 포착하지 못한다고 말했다. 그는 측정이 좋은 상대적인 방법으로 남아 있다고 말했다 비교, 그러나 어려운 숫자를주지 않았다.

보어는 노드 간 시간이 연장 되더라도 (인텔은 더 이상 2 년마다 새로운 노드를 도입 할 수 없다) 인텔은 "일반적인 영역 확장보다 더 나은 성과를 달성 할 수있다"고 말했다. 하이퍼 스케일링 그는 14nm와 10nm에서 인텔이 이전 노드에서 로직 영역의 크기를 37 %로 만들 수 있음을 보여주는 차트를 보여 주었다.

보어는 프로세서의 다른 부분들, 특히 정적 랜덤 액세스 메모리와 입출력 회로는 로직 트랜지스터와 같은 속도로 줄어들지 않는다고 지적했다. 이를 종합하면, 스케일링의 개선으로 인텔은 45nm에서 100mm ² 를 필요로하는 칩을 가져 와서 10nm에서 7.6mm ² 로 동등한 칩을 만들 수있게되었으며 기능에 아무런 변화가 없다고 가정했다. (물론, 현실 세계에서 각 세대는 칩 더 많은 기능을 추가하지 않습니다.)

인텔의 제조, 운영 및 판매 담당 부사장 인 스테이시 스미스 (Stacy Smith)는 결과적으로 노드간에 시간이 더 걸리더라도 추가 확장으로 인해 전년 대비 전년 대비 동일한 개선이 이루어 졌다고 밝혔다. 케이던스는 시간이 지남에 따라 제공되었습니다.

루스 뇌, 인텔 사람 인터커넥트 기술 및 통합 담당 이사는 2014 년 제조를 시작한 회사의 기존 14nm 기술에 대해 이야기했으며 올해 출시 된 10nm 제품과 밀도가 비슷하다고 말했다.

그녀는이 과정에서 " 하이퍼 스케일링 인텔은 "자체 정렬 이중 패터닝"이라는 기술을 사용하여 현재 193nm 침지 스캐너가 단일 패스에서 생성 할 수있는 80nm 이상의 라인보다 더 미세한 기능을 생성하기 위해보다 효율적인 멀티 패터닝 기술을 사용합니다. 다른 제조업체에서 사용하는 Litho-Etch-Litho-Etch 방법 대신 SADP (SADP)를 사용하면보다 정확하고 일관된 결과를 얻을 수있어 수율과 성능이 향상됩니다.

전반적으로, Brain은 하이퍼 스케일링 기존 스케일링이 허용하는 것보다 1 달러당 1.4 배 더 많은 결과를 얻었으며, 결과적으로 업계에서 300mm에서 450mm 실리콘 웨이퍼 (광범위한 스위치)로 전환했을 때 인텔과 거의 같은 비용 절감 효과를 얻었습니다. 토론하다 그러나 지금은 버려진 것 같습니다).

논리 기술 개발 담당 부사장 겸 공동 이사 인 Kaizad Mistry는 다음과 같이 설명했습니다. 하이퍼 스케일링 기술은 10nm에서 사용되고 있으며 회사의 10nm 공정에 대한 자세한 내용은 다른 10nm 기술보다 "앞으로 앞선 세대"라고 설명했습니다. 전반적으로 10nm 노드는 14nm 노드에 비해 동일한 전력에서 25 %의 성능 향상 또는 동일한 성능에서 거의 50 %의 전력 감소를 제공 할 것이라고 말했다.

Mistry는 54nm의 게이트 피치와 272nm의 셀 높이와 34nm의 핀 피치와 36nm의 최소 금속 피치를 사용하는 것으로 인텔의 공정을 설명했다. 본질적으로 이것은 이것이 14nm보다 25 % 더 길고 25 % 더 가까운 간격을 갖는 핀이 있다는 것을 의미한다고 말했다. 그는 부분적으로 이것은 "자체 정렬 쿼드 패터닝 (self-aligned quad patterning)"을 사용하여 이루어졌으며, 14nm 멀티 패터닝을 위해 인텔이 개발 한 프로세스를 취해 더 작은 기능을 가능하게한다고 덧붙였다. (그러나 이것은 게이트 피치가 이전 세대만큼 빠르게 확장되지 않음을 나타냅니다.)

두 개의 새로운 하이퍼 스케일링 그는 또한 진보가 도움이되었다고 말했다. 이 중 첫 번째는 "접촉 유효한 게이트 "는 게이트가 교차하는 위치를 의미합니다. 지느러미 트랜지스터를 만드는 것은 이제 바로 아래가 아니라 바로 위에 있습니다. 그는 이것이 피치 스케일링보다 10 % 더 큰 영역 스케일링을 제공했다고 말했다. Mistry가 FinFET 트랜지스터와 함께 사용하지 않았지만 이전에 사용 된 두 번째 기술을 "단일 더미 게이트"라고합니다. 그는 14nm 세대에서 인텔의 트랜지스터는 각 로직 셀의 가장자리에 완전한 "더미 게이트"를 가지고 있다고 말했다. 그러나 10nm에서, Mistry는 각 가장자리에 단지 절반의 더미 게이트가 있다고 말했다. 이것은 또 다른 20 %의 유효 면적 스케일링 이점을 제공한다고 그는 말했다.

Mistry는 이러한 기술을 통해 트랜지스터 밀도를 2.7 배 향상시킬 수 있으며 평방 밀리미터 당 1 억 개가 넘는 트랜지스터를 생산할 수 있다고 말했다.

또한 14nm와 마찬가지로 프로세스 노드 사이의 시간이 길어짐에 따라 회사는 매년 각 노드를 조금씩 향상시킬 수 있음을 분명히했다. 일반적으로, 용어는 개선 된 성능으로 10nm 제조의 두 개의 추가 노드에 대한 계획이라는 용어로 설명합니다. (이 차트는 14nm 노드보다 적은 전력을 요구하는 10nm 노드를 보여 주지만, 첫 번째 10nm 노드는 최신 14nm 노드보다 많은 성능을 제공하지 않을 것이라는 점을 흥미롭고 약간 걱정했습니다.)

그는 10nm ++ 공정이 원래 10nm 공정에 비해 동일한 전력에서 15 % 더 나은 성능을 제공하거나 동일한 성능에서 30 % 전력 감소를 제공 할 것이라고 말했다.

나중에 클라이언트 및 IoT 비즈니스 및 시스템 아키텍처 그룹의 사장 인 Murthy Renduchintala는보다 명확 해졌으며 핵심 제품은 매년 "연간 제품 케이던스"에서 15 % 이상의 성능 향상을 목표로하고 있다고 말했다.

Bohr은 22FFL이라는 새로운 프로세스를 설명하기 위해 돌아 왔습니다. 이는 저 누설 FinFET을 사용한 22nm 처리를 의미합니다. 그는이 공정을 통해 기존의 평면에 비해 최대 100 배의 전력 누출을 줄일 수 있다고 말했다. 과학 기술, 그리고 더 높은 고성능 FinFET의 가능성과 함께 다른 22nm 공정보다 밀도가 높습니다. 여기서 흥미로운 점은 칩 설계가 단일 칩 내에 서로 다른 두 종류의 트랜지스터를 사용할 수 있다는 것입니다. 어플리케이션 프로세싱 및 항상 연결된 회로를위한 저 누설 트랜지스터 등을위한 고성능 트랜지스터.

이는 Global Foundries의 22nm FDX (silicon-on-insulator) 프로세스와 같은 다른 22nm 프로세스와 경쟁하도록 설계 될 수 있습니다. 22nm를 사용하면 더 단단한 노드에 필요한 이중 패턴 화 및 추가 비용을 피할 수 있지만 여전히 우수한 성능을 달성 할 수 있습니다.

Renduchintala는 프로세서와 설계자 모두를 설계하는 회사 인 IDM (Integrated Device Manufacturer)으로서 "프로세스 기술과 제품 개발 간의 융합"이라는 이점을 가지고 있습니다. 이 회사는 설계의 각 부분에 적합한 픽킹 트랜지스터를 포함하여 여러 유형의 IP 및 프로세스 기술 중에서 선택할 수 있다고 그는 말했다.

내가 가장 흥미로운 것은 프로세서 디자인이 전통적인 모 놀리 식 코어에서 "믹스 앤 매치 (mix and match)"디자인으로 어떻게 이동했는지에 대한 그의 토론이었습니다. 이기종 코어에 대한 아이디어는 새로운 것이 아니지만, 서로 연결된 서로 다른 프로세스를 사용하여 다이에 내장 된 프로세서의 다른 부분을 가질 수 있다는 아이디어는 큰 변화가 될 수 있습니다.

이를 가능하게하는 인텔은 최신 Stratix 10 FPGA 기술과 함께 배송을 시작하고 최근 투자자가 될 미래의 Xeon 서버 제품에 대해 논의한 임베디드 EMIB (embedded multi-interconnect bridge)입니다.

Renduchintala는 프로세서가 최신 고밀도 프로세스에서 CPU 및 GPU 코어를 생산할 수있는 미래의 세계를 설명했습니다. 밀도 증가로 인한 이점을 얻지 못하는 IO 구성 요소 및 통신과 같은 것들 의 위에 이전 프로세스 및 이전 노드의 다른 프로세스. 이러한 모든 다이는이 EMIB 브리지를 사용하여 연결되므로 기존의 멀티 칩 패키지보다 빠른 연결이 가능하지만 실리콘 인터 포저를 사용하는 것보다 비용이 저렴합니다.

이 모든 것이 통과되면 새로운 프로세서의 전체 프레임 워크가 바뀔 수 있습니다. 2 년마다 새로운 프로세스로 완전히 만들어진 새로운 프로세서를 얻는 것부터 세계 칩의 일부에서만 공정 기술의 점진적인 변화가 수반됩니다. 이것은 또한 더 많은 IO를 통합함으로써 칩 자체에 더 많은 것들을 추가 할 가능성을 열어줍니다. 구성 요소 다른 종류의 기억에. 장기적으로 이것은 칩과 칩이 작동하는 방식에 큰 변화를 가져올 수 있습니다.

Michael J. Miller는 민간 투자 회사 인 Ziff Brothers Investments의 최고 정보 책임자입니다. 1991 년부터 2005 년까지 PC Magazine 의 편집장을 지낸 Miller 는 PCMag.com 이 PC 관련 제품에 대한 자신의 생각을 공유 할 수 있도록 이 블로그를 작성 합니다. 이 블로그에는 투자 조언이 없습니다. 모든 의무가 거부됩니다. Miller는이 블로그에서 제품에 대해 논의 된 회사에 언제든지 투자 할 수있는 개인 투자 회사와 별도로 일하며 증권 거래는 공개되지 않습니다.