칩 제조 문제는 무어의 법칙에 직면

몇 년마다 무어의 법칙, 즉 주어진 지역의 트랜지스터 수가 2 년마다 두 배로 늘어난다는 개념에 대한 이야기가 있습니다. 이러한 이야기는 수십 년 전부터 있었지만 우리는 여전히 몇 년마다 더 많은 트랜지스터를 가진 새로운 칩을 계속 볼 수 있습니다.

예를 들어, 2 월에 인텔은 22nm 공정을 사용하여 541 평방 밀리미터 다이에 Xeon E7v2 또는 Ivytown이라는 45 억 개의 트랜지스터 칩을 출시했습니다. 10 년 전, Gallatin으로 알려진 Intel의 고급 Xeon은 555 평방 밀리미터 다이에 8 천 8 백만 개의 트랜지스터가있는 130nm 칩이었습니다. 2 년마다 두 배씩 증가하지는 않지만 거의 근접합니다.

물론, 이것이 영원히 계속 일한다는 의미는 아니며, 실제로 칩 메이킹은 칩의 제조와 디자인에 영향을 미치는 큰 변화를 겪고 있으며, 이 모든 것이 사용자에게 지속적인 영향을 미칩니다.

가장 분명하게도, 클럭 속도가 빨라지지 않는 것이 오랫동안 분명해졌습니다. 결국, 인텔은 2004 년 3.6GHz에서 실행되는 펜티엄 칩을 출시했습니다. 오늘날이 회사의 최고급 Core i7은 3.5GHz에서 실행되며 최대 터보 속도는 3.9GHz입니다. (물론 오버 클럭을하는 사람들도 있지만 항상 그런 경우입니다.)

대신, 설계자들은 칩에 더 많은 코어를 추가하고 각 개별 코어의 효율성을 높여서 반응했다. 오늘날 데스크탑이나 랩톱에 사용할 수있는 최저 칩조차도 듀얼 코어 칩이며 쿼드 코어 버전이 일반적입니다. 휴대 전화에서도 많은 쿼드 코어 및 심지어 옥타 코어 부품을 볼 수 있습니다.

여러 응용 프로그램을 동시에 실행 (멀티 태스킹)하거나 여러 코어와 스레드를 실제로 활용할 수있는 응용 프로그램에 유용하지만 대부분의 응용 프로그램은 여전히 ​​그렇지 않습니다. 개발자, 특히 개발자 도구를 만드는 개발자는 여러 코어에서 응용 프로그램을 더 잘 작동시키는 데 많은 시간을 소비했지만 여전히 단일 스레드 성능에 의존하는 많은 응용 프로그램이 있습니다.

또한 프로세서 개발자는 업계의 많은 유형의 이기종 처리에서 애플리케이션 프로세서 내에 훨씬 더 많은 그래픽 코어 및 기타 특수 코어 (예: 비디오 인코딩 또는 디코딩, 데이터 암호화 또는 암호 해독)를 추가하고 있습니다. AMD, Qualcomm 및 MediaTek은 모두이 개념을 추진하고 있습니다. 통합에 도움이된다. 칩의 크기를 줄이고 전력 소비를 줄인다. ARM은 강력하지만 전력 소모량이 많은 코어와 전력 소비가 적은 코어를 결합한 ARM의 빅 리틀 (Big.LITTLE) 접근 방식과 같은 모바일 프로세서에서 완벽하게 이해되는 것으로 보입니다. 많은 사람들에게 동일한 성능을 위해 더 적은 전력을 사용하는 칩, 즉 배터리를 더 오래 사용하는 모바일 장치를 얻는 것은 큰 문제입니다.

Nvidia의 Tesla 보드 또는 Intel의 Xeon Phi (Knight 's Corner)와 같은 것들이 그래픽 컴퓨팅이든 특수 x86 코어이든 엄청난 수의 코어를 사용하는 것이 고성능 컴퓨팅에 큰 영향을 미치고 있습니다. 실제로 오늘날 대부분의 슈퍼 컴퓨터는 이러한 접근법 중 하나를 사용합니다. 그러나 여전히 특정 종류의 용도, 주로 SIMD (단일 명령, 다중 데이터) 명령을 사용하는 응용 프로그램의 경우에만 작동합니다. 다른 방법으로는이 방법이 작동하지 않습니다.

그리고 더 빨리 달릴 수없는 칩만이 아닙니다. 제조 측면에서는 다이에 더 많은 트랜지스터를 배치하는 데 다른 장애물이 있습니다. 지난 10 년 동안 우리는 전통적인 실리콘, 산소 및 알루미늄 혼합물에서 "스트레인 드 실리콘"(엔지니어가 실리콘 원자를 뻗은)과 같은 새로운 기술로 이동하여 칩 제조를위한 모든 종류의 새로운 기술을 보았습니다. High-K / metal 게이트 재료가있는 게이트로, 가장 최근에는 전통적인 평면 게이트에서 FinFET 또는 Intel 용어로 "TriGate"라고하는 3D 게이트로 이동합니다. 처음 두 기술은 이제 모든 고급 칩 제조업체가 사용하며, 파운드리는 파운드리가 내년 쯤 인텔의 2012 도입에 따라 FinFET을 도입 할 계획입니다.

ST Microelectronics가 특히 추진 한 기술인 FD-SOI (Fully Depleted Silicon-on-Insulator)라고하는 대안 중 하나는 실리콘 기판과 채널 사이에 얇은 절연 층을 사용하여 작은 트랜지스터를보다 효과적으로 전기적으로 제어하는 ​​기술입니다. 더 나은 성능과 더 낮은 전력을 제공하는 이론. 그러나 지금까지는 FinFET이 보유한 대기업의 모멘텀이 거의없는 것 같습니다.

최근 인텔은 칩 제조 분야에서 훨씬 앞선 기술을 확보 해 왔으며 실제로 2 년 전 TriGate 기술을 사용하여 22nm 공정에서 코어 마이크로 프로세서의 대량 생산을 시작했으며 하반기에는 14nm 제품을 출하 할 계획입니다. 올해의. 한편, 빅 칩 파운드리는 내년에 FinFET가 내장 된 14 또는 16nm 제품과 함께 전통적인 평면 트랜지스터를 사용하여 올해 말에 20nm 생산을 계획하고있다.

인텔은 분석가의 날과 같이 칩 밀도가 얼마나 앞선 지 보여주는 슬라이드를 발표했습니다.

그러나 파운드리는 동의하지 않는다. 다음은 TSMC의 가장 최근의 투자자 요청에 대한 슬라이드입니다.

분명히 시간 만이 말할 것입니다.

한편, 실리콘 칩으로 라인을 에칭하는 데 사용되는 기존의 리소그래피 도구를 사용하면 더 작은 다이 크기를 얻는 것이 더 어렵습니다. 업계에서 수년 동안 사용해 온 침지 리소그래피는 한계에 도달했으며, 이제 공급 업체는 더 작은 치수를 얻기 위해 "더블 패터닝"또는 더 많은 패스로 전환하고 있습니다. 최근에 약간의 진전이 있었지만, 더 세밀한 제어를 제공해야하는 극 자외선 (EUV) 리소그래피로의 대망의 움직임은 몇 년 전 남아 있습니다.

FinFET 및 다중 패터닝과 같은 것은 차세대 칩을 만드는 데 도움이되지만 비용은 증가합니다. 실제로 많은 분석가들은 이중 패터닝이 필요하기 때문에 20nm에서의 트랜지스터 생산 비용이 28nm에서의 비용보다 개선되지 않을 수 있다고 말합니다. 그리고 FinFET과 같은 새로운 구조는 적어도 처음에는 더 비쌀 것입니다.

결과적으로 많은 칩 제조업체들이 전통적인 무어의 법칙 기법이 효과가 없더라도 밀도를 향상시키는 더욱 이국적인 방법을 찾고 있습니다.

NAND 플래시 메모리는 최첨단 프로세스 기술을 사용하므로 기존 수평 스케일링에서 이미 심각한 문제가 발생하고 있습니다. 해결책은 수직 NAND 문자열을 만드는 것입니다. 개별 메모리 셀은 더 작아지지 않지만 같은 기판에 서로 많은 수의 스택을 쌓을 수 있기 때문에 동일한 풋 프린트에서 훨씬 더 높은 밀도를 얻을 수 있습니다. 예를 들어, 40nm 공정으로 제조 된 16 층 3D NAND 칩은 10nm 공정 (현재 사용중인 가장 진보 된 공정은 16nm)에서 제조 된 기존의 2D NAND 칩과 거의 같습니다. 삼성은 이미 V-NAND (Vertical-NAND)를 제조하고 있으며 Toshiba와 SanDisk는 p-BiCS라고 부르는 것을 따를 것이라고 밝혔다. 마이크론과 SK 하이닉스도 3D NAND를 개발하고 있지만 향후 2 년간 표준 2D NAND에 집중하고있는 것으로 보인다.

이것은 3D 칩 스태킹과 동일하지 않습니다. DRAM 메모리는 또한 스케일링 벽에 도달하지만 각 셀에 하나의 트랜지스터와 하나의 커패시터가 필요한 다른 아키텍처를 가지고 있습니다. 여기서 해결 방법은 여러 개의 제작 된 DRAM 메모리 칩을 서로 쌓아 놓고 기판을 통해 구멍을 뚫은 다음 TSV (through-silicon-vias)라는 기술을 사용하여 연결하는 것입니다. 최종 결과는 풋 프린트가 작을수록 밀도는 동일하지만 새로운 제조 공정보다 고급 패키징 공정에 가깝습니다. 업계에서는 동일한 기술을 사용하여 풋 프린트를 다듬을뿐만 아니라 성능을 개선하고 전력을 줄이기 위해 로직 위에 메모리를 쌓을 계획입니다. 많은 주목을받는 솔루션 중 하나는 Micron의 Hybrid Memory Cube입니다. 결국 3D 칩 스태킹을 사용하여 CPU, 메모리, 센서 및 기타 구성 요소를 단일 패키지로 결합하는 강력한 모바일 칩을 만들 수 있지만 이러한 소위 이기종의 제조, 테스트 및 작동과 관련하여 해결해야 할 많은 문제가 여전히 있습니다 3D 스택.

그러나 이는 칩 제조업체가 이야기 한 차세대 기술로 훨씬 이국적으로 보입니다. 칩 컨퍼런스에서 DSA (Directed Self Assembly)에 대해 많은 이야기를 듣게되는데, 새로운 재료는 적어도 하나의 칩 층에 대해 기본 트랜지스터 패턴으로 실제로 조립됩니다. 공상 과학 소설과 비슷하게 들리지만, 나는 이것이 실제로 그렇게 멀지 않다고 믿는 많은 연구자들을 알고 있습니다.

한편 다른 연구자들은보다 전통적인 제조 스타일의 III-V 반도체로 알려진 새로운 종류의 재료를 찾고있다. 다른 사람들은 나노 와이어와 같은 FinFET를 보완하거나 대체하기 위해 다른 반도체 구조를보고있다.

비용을 줄이는 또 다른 방법은 더 큰 웨이퍼에 트랜지스터를 만드는 것입니다. 업계는 약 10 년 전에 200mm 웨이퍼에서 300mm 웨이퍼 (직경 약 12 ​​인치)로 이동하기 전에 이러한 전환을 거쳤습니다. 이제 450mm 웨이퍼로 이동하는 것에 대해 많은 이야기가 있습니다. 대규모 웨이퍼 제조업체와 도구 공급 업체는 필요한 기술을 볼 수있는 컨소시엄을 만듭니다. 이러한 전환은 제조 비용을 줄여야하지만 새로운 공장과 새로운 칩 제작 도구가 필요하기 때문에 높은 자본 비용을 부담해야합니다. 인텔은 애리조나에 450mm 생산이 가능한 공장을 가지고 있지만 툴 주문을 지연 시켰으며, 많은 툴 벤더들도 제공을 지연하고 있기 때문에 450mm 웨이퍼의 최초 실제 생산은 2019 년 또는 2020 년 초

모든 것이 점점 더 어려워지고 비싸다. 그러나 처음부터 반도체 제조의 경우였습니다. 큰 문제는 항상 성능 향상과 추가 밀도가 제조 비용을 증가시키는 데 가치가 있는지 여부입니다.

ISSCC: 무어의 법칙 확장

무어의 법칙을 확장하는 방법은 지난달 국제 반도체 회로 회의 (ISSCC)에서 주요 주제였습니다. 스탠포드 대학 교수이자 Rambus의 창립자 인 Mark Horowitz는 오늘날 모든 것에 컴퓨팅을하는 이유는 Moore의 법칙과 Dennard의 스케일링 규칙으로 인해 컴퓨팅이 저렴 해 졌기 때문이라고 지적했습니다. 이로 인해 컴퓨팅 장치는 더욱 저렴하고, 작고, 강력해질 것으로 기대하고 있습니다. (Stanford는 cpudb.stanford.edu에서 시간이 지남에 따라 프로세서의 성능을 플롯했습니다.)

그러나 그는 전력 밀도가 문제가 되었기 때문에 마이크로 프로세서의 클럭 주파수가 2005 년경 확장을 중단했다고 지적했다. 엔지니어들은 칩을 더 뜨겁게 만들 수 없었기 때문에 실제 전력 제한에 도달 했으므로 이제 모든 컴퓨팅 시스템이 전력 제한됩니다. 언급했듯이 전원 공급 장치 전압 인 전력 스케일링은 매우 느리게 변화하고 있습니다.

이 문제를 해결하기위한 업계 최초의 성향은 기술을 바꾸는 것입니다. "불행히도 우리는 컴퓨팅과 CMOS를 대체 ​​할 기술을 찾을 것이라고 낙관적이지 않다"고 그는 기술 및 경제 문제 모두에 대해 말했다. 따라서 초당 작업을 늘릴 수있는 유일한 방법은 작업 당 에너지를 줄이는 것인데, 이것이 오늘날 모든 사람이 심지어 휴대폰에서도 멀티 코어 프로세서를 사용하는 이유라고 제안했다. 그러나 문제는 성능 에너지 및 다이 면적 측면에서 수익이 감소하는 지점에 빠르게 도달하기 때문에 코어를 계속 추가 할 수 없다는 것입니다. CPU 설계자들은 이것에 대해 오랫동안 알고 있었고 오랫동안 CPU를 최적화 해 왔습니다.

호로위츠는 기억에 사용되는 에너지를 잊어서는 안된다고 말했다. 프레젠테이션에서 그는 현재의 미확인 8 코어 프로세서에 대한 에너지 분석을 보여 주었으며 CPU 코어는 약 50 %의 에너지를 사용했으며 온 다이 메모리 (L1, L2 및 L3 캐시)는 다른 50 %를 사용했습니다.. 여기에는 외부 DRAM 시스템 메모리도 포함되지 않으므로 총 시스템 에너지 사용량의 25 % 이상이 될 수 있습니다.

많은 사람들이 ASIC와 같은 특수 하드웨어를 사용하는 것에 대해 이야기하고 있는데, 이는 범용 CPU에 비해 ​​작업 당 에너지 측면에서 수천 배나 더 우수 할 수 있습니다. 그러나 Horowitz가 지적한 것처럼, 여기서 효율성은 기본적으로 메모리에 많이 액세스하지 않는 특정 응용 프로그램 (예: 모뎀 처리, 이미지 처리, 비디오 압축 및 압축 해제)에 사용되기 때문에 효율성이 일부 향상됩니다. 그렇기 때문에 에너지가 많은 도움이됩니다. 하드웨어가 아니라 알고리즘을 훨씬 제한된 공간으로 옮기는 것입니다.

나쁜 소식은 빌드 할 수있는 응용 프로그램이 제한되어 있다는 것입니다. 좋은 소식은 "높은 지역"으로 이러한 종류의 응용 프로그램을 처리 할 수있는보다 일반적인 엔진을 구축 할 수 있다는 것입니다. 즉, 메모리에 액세스 할 필요가 없습니다. 그는 이것을 고도로 지역 계산 모델 (Highly Local Computation Model)과이를 실행할 수있는 "스텐실 응용 프로그램"이라고합니다. 물론 이것은 새로운 프로그래밍 모델이 필요합니다. Stanford는 이러한 스텐실 애플리케이션을 구축하고 FPGA 및 ASIC에서 실행할 수있는 컴파일러 인 도메인 별 언어를 개발했습니다.

또한 ISSCC 회의에서 MediaTek의 회장 겸 CEO 인 Ming-Kai Tsai는 사람들이 1990 년대 초부터 무어의 법칙이 실제로 얼마나 오래 지속될지를 묻고 있다고 말했다. 그러나 고든 무어 (Gordon Moore)는 2003 년 ISSCC에서 말했듯이 "지수는 영원하지 않습니다. 그러나 우리는 그것을 영원히 늦출 수 있습니다." 업계는 무어의 법칙을 어느 정도 유지하는 데 큰 도움이되었다고 그는 말했다. 트랜지스터 비용은 역사적으로 계속 하락했습니다. 쌀 100 그램 (약 10 센트)의 비용으로 1980 년에는 100 개의 트랜지스터 만 구입할 수 있지만 2013 년에는 5 백만 개의 트랜지스터를 구입할 수 있습니다.

Tsai는 프로세서가 3GHz 이상의 속도로 효율적으로 작동 할 수없고 배터리 기술이 크게 향상되지 않았기 때문에 모바일 장치가 한계에 도달했다고 말했다. MediaTek은 멀티 코어 CPU 및 이기종 멀티 프로세싱 (HMP)을 사용하여이 문제를 해결해 왔습니다. 그는 2013 년에 최초의 진정한 8 코어 HMP 프로세서를 출시했으며 이번 주 초에는 PTP (성능, 열 및 전력) 기술을 사용하여 성능을 향상시키고 전력을 감소시키는 4 코어 프로세서를 발표했다고 밝혔다. 또한 연결의 빠른 발전에 대해서도 이야기했습니다. 그는 이전에는 불가능했던 많은 모바일 애플리케이션이 WLAN 및 WWAN 네트워크의 이러한 개선으로 인해 실행 가능하다고 그는 말했다.

MediaTek은 무선 충전 솔루션, 웨어러블을위한 "Aster"SoC (5.4x6.6mm 만 측정) 및 HSA Foundation의 일부로 이기종 시스템을 포함한 "Cloud 2.0"에 대한 다양한 기술을 연구하고 있다고 그는 말했다. Tsai에 따르면 Cloud 2.0은 더 많은 무선 장치를 갖춘 더 많은 장치, 특히 웨어러블 장치가 특징입니다. 2030 년까지 1 인당 100 개 이상의 라디오.

Tsai는 Cloud 2.0의 가장 큰 과제는 에너지와 대역폭 일 것이라고 말했다. 첫 번째는 혁신적인 통합 시스템, 하드웨어 및 소프트웨어 솔루션이 필요합니다. 더 나은 배터리 기술; 그리고 어떤 형태의 에너지 수확. 두 번째는 사용 가능한 스펙트럼, 적응 형 네트워크 및보다 안정적인 연결을보다 효율적으로 사용해야합니다.

칩 제조와 관련하여 어떤 일이 있어도 칩 제조업체, 제품 디자이너 및 최종 사용자가 직면하게 될 새로운 응용 프로그램과 새로운 결정으로 이어질 것입니다.