인텔, 무어의 법칙을 7nm로 확대

인텔은 미래의 생산 계획에 대해 거의 자세히 설명하지 않았지만 인텔은 지난 주 투자자 회의를 통해 칩 밀도가 2 년마다 두 배로 늘어날 것이라고 무어의 법칙 (Moore 's Law)을 다시 한 번 강조했다. 이 회사는 현재 핵심 M 및 향후 광범위한 Broadwell 라인에 사용되는 14nm 생산 공정이 어떻게 전체 규모의 스케일링을 보였으며, 향후 10 및 7nm 노드와 유사한 스케일링을 기대하지만, 필요한 자본 지출 증가에도 불구하고 각 노드.

브라이언 크 르자 니크 (Brian Krzanich) CEO는 무어의 법칙이 내년 50 주년을 맞이하는 방법에 대해 이야기하면서 회의를 시작했으며 회사의 핵심 전략 중 하나라고 말했다. "가능한 한 오래가는 것이 우리의 임무"라고 그는 말했다.

그러나 대부분 기술 및 관리 그룹의 총 책임자 인 빌 홀트 (Bill Holt)가 회사에 어떻게 접근 할 것인지 설명하기 위해 넘어졌다.

홀트 (Holt)는 인텔이 14 나노 기술을 발전시키는 데있어 발생하는 문제에 주목했다. 14 나노 공정이 정상적인 2 년 케이던스 대신 좋은 수율로 14 나노 공정을 얻는 데 2.5 년 이상이 걸렸다는 점에 주목했다. 현재 14nm 수율은 회사가 22nm에 도달하는 것만 큼 좋지는 않지만 "건강한 범위"에 있으며 이전 프로세스와 수렴하기 시작했으며, 이는 인텔의 최고 수율 프로세스라고 말했다. 그 결과, 4 분기에는 부품 제조 비용이 조금 높아져 내년 초에 마진에 영향을 미칠 것이지만 2015 년 후반에 변경 될 것으로 예상했다. "자본 집약적 인 환경에서도 진정한 비용 절감이 가능하다 홀트는 말했다.

몇 달 전에 인텔 개발자 포럼에서 발표 한 일부 프레젠테이션에 이어 홀트는 14nm 노드가 본질적으로 무의미하다는 데 동의했지만 14nm 노드가 실제로 축소 된 이유를 설명했다. "그에 대한 14는 아무것도 없다"고 말했다.

그러나 22nm Haswell 이전 모델과 비교하여 FinFET 설계에서 핀 사이의 피치는 0.70x로 감소했습니다 (각 치수에서 30 % 감소하면 전체 면적의 절반이 줄어들 기 때문에 목표 임) (동일한 수의 트랜지스터가 있다고 가정하면), 게이트 피치는 0.78 배로 줄어든다. 그러나 인터커넥트 피치는 정상보다 0.65 배 (80nm에서 52nm까지)로 확장되었으며 전체 칩의 크기는 거의 50 % 더 작아졌다 (다른 모든 것들은 동일 함). 그는 SRAM의 스케일링이 0.54x로 칩의 다른 부분에서 다양하지만 인터커넥트와 그래픽은 더 많은 스케일링을 보여줍니다.

이 작업을 수행하기 위해 인텔은 트랜지스터를 만들기 위해 핀을 더 적고 단단하며 긴 핀으로 만들었습니다. 다시 말해, 지느러미가 서로 가까워 졌을뿐만 아니라 더 길어졌습니다.

이 버전의 다른 변경 사항으로는 인텔이 구성 요소간에 "의도적 인"에어 갭을 처음 사용하여 상호 연결 성능을 향상시키는 것입니다.

홀트는 14 나노 브로드 웰 칩을 22 나노 하 스웰 버전과 비교했을 때 새로운 칩은 35 % 더 많은 트랜지스터를 가지고 있지만 13 억 개는 37 % 더 작기 때문에 추가 트랜지스터가 개선되는 것과 같은 것으로 트랜지스터 밀도가 2.2 배 증가한다고 밝혔다. 그래픽 성능.

그는 홀트가 인텔이 삼성 및 대만 반도체 제조 회사 (TSMC)와 같은 경쟁 업체보다 앞서 있다고 생각한 영역 인 비용을 줄이려면 "실제로 확장해야한다"고 말했다. 그는 트랜지스터 당 비용이 여전히 떨어지고 있으며 14nm에서 과거 추세선보다 약간 낮으며, 10nm 및 7nm에서 계속 하락할 것이라고 예측했다. 그리고 그는 새로운 노드는 비용뿐만 아니라 성능 향상도 제공 할 것이라고 말했다. 그는 적어도 7nm를 통해 "우리는 무어의 법칙의 약속을 계속 전달할 수있다"고 말했다.

또 다른 프레젠테이션에서 스테이시 스미스 최고 재무 책임자 (CFO)는 각 새로운 노드에 도달하는 데 드는 높은 비용을 설명하고 각 노드를 생산하는 데 필요한 상대적 자본 지출을 보여줍니다. 그는 점점 더 많은 자본이 집중되고 있다고 말했다.

그는 멀티 패터닝이 필요하기 때문에 (다이의 특정 층에서 리소그래피를 여러 번 사용해야 할 필요가 있기 때문에) 22nm에서 시작하는 비용에 "향상된 (uptick)"현상이 있었지만 웨이퍼의 시작 횟수는 줄어들 었다고 말했다. 가중 평균 다이 크기가 이제 더 작기 때문에 32nm 노드 이후. 그러나 전반적으로 14nm 노드는 이전 세대보다 약 30 % 더 자본 집약적이지만 기본 칩은 37 % 더 작습니다.

인텔은 2014 년에 약 110 억 달러의 자본 비용을 지출하고 2015 년에 약 150 억 달러를 소비 할 계획입니다. 2014 년 비용의 약 73 억 달러는 제조 용량을 구축하는 데 사용되고 나머지는 미래 노드를위한 연구 개발에 사용됩니다 450mm 웨이퍼 개발 및 사무실 건물 및 컴퓨터와 같은 일반적인 회사 비용.

그는 비용이 너무 많이 들기 때문에 부분적으로 인텔, 글로벌 파운드리, 삼성 및 TSMC와 같은 세계에서 최첨단 로직 제조를 만드는 회사는 4 개에 불과하다고 말했다.

발표 후 질문에 인텔 임원들은 너무 많은 정보를 제공하지 않도록주의했습니다. 홀트는 비용과 EUV 리소그래피로의 전환 가능성에 대해 물었고, 비용 차트는 다음 노드가 트랜지스터 라인 당 과거 비용보다 얼마나 낮은지를 알지 못하기 때문에 "의도적으로 모호하다"고 말했다. 그는 EUV 없이는 줄을 뛸 수 있다고 믿었지만 "나는 원하지 않는다"고 말했다.

Krzanich는 자사가 14nm 계획에 대해 업계에 의도를 너무 많이 표명했다고 생각하므로 새로운 제조 노드에 대한 "정보 공개에 좀 더 신중할 것"이라고 말했다. Smith는 회사가 "정상적인 케이던스"에 있고 "10에 대해 이야기 할 것"이라고 말하면서 회사의 친숙한 Tick / Tock 케이던스에 1 년 동안 새로운 프로세스 노드와 다음 해에 새로운 아키텍처를 발표하겠다고 약속하지 않았습니다. 적절한 경우 다음 12 개월 또는 18 개월에 nm."

3D NAND 및 10TB SSD 로의 길

다른 기술 분야에서는 인텔의 비 휘발성 메모리 솔루션 그룹 (위)의 총 책임자 인 Rob Crooke가 SSD 및 유사 장치에 사용되는 NAND 플래시 칩을 만드는 새로운 3D 기술에 대해 논의했습니다. 그는 솔리드 스테이트 장치가 "채택 곡선의 시작 부분에만"있다고 제안했으며, 경제적 인 측면에서 데이터를 CPU와 더 가깝게 유지하고 싶다고 말했다.

그는 1992 년 인텔이 최초의 SSD (12 메가 바이트 모델)를 만들었으며 현재의 기술은 현재 20 만 배 더 밀도가 높다고 말했다. Micron과의 합작 투자로 개발 된 인텔의 현재 기술은 3D 기술을 사용하여 256 기가비트 NAND 메모리 칩을 만들었습니다. 이 기술에서 메모리는 기존의 "바둑판"디자인 대신 트랜지스터 큐브로 유지되며 비트를 저장하기 위해 약 40 억 개의 구멍이있는 32 개의 레이어로 구성됩니다. 그 결과 기존 SSD 폼 팩터에서 약 2mm 및 10TB 이상의 스토리지에서 1TB의 스토리지를 생성 할 수 있다고 그는 말했다.

Crooke는 SSD뿐만 아니라 4 인치 NAND 스토리지가 1, 100 만 IOPS (초당 입력 / 출력 작업)를 제공 할 수 있으며, 그렇지 않으면 500 피트의 전통적인 하드 드라이브 스토리지를 필요로한다고 SSD는 큰 성능 향상을 제공했다고 밝혔다. (그는 하드 드라이브의 밀도가 계속 높아지지만 실제로 속도는 향상되지 않았다고 지적했습니다.)