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지난주 인텔 개발자 포럼 (Intel Developer Forum)에서 많은 인텔 엔지니어들이 코어 M 프로세서, 전체 브로드 웰 (Broadwell) 마이크로 아키텍처 및 그 기반이되는 14nm 프로세스에 대한 더 많은 기술적 세부 사항을 공개했다.
수석 엔지니어이자 CPU 수석 설계자 인 Srinivas Chennupaty는 Broadwell이 인텔의 "틱 / 톡"케이던스에서 "틱"이지만 (주로 프로세스가 14nm로 축소됨) 브로드 웰 마이크로 아키텍처가 Haswell 아키텍처에서 어떻게 확장되었는지 설명했습니다. 현재 22nm 제품에 사용됩니다. 프레젠테이션의 대부분은 태블릿, 2-in-1 및 팬이없는 울트라 북을 대상으로하는 저전력 Core M 버전에 관한 것이었지만, 이 아키텍처는 태블릿에서 Xeon 서버에 이르는 광범위한 제품을 지원해야한다고 언급했습니다.
일반적으로 전체 아키텍처는 SoC (System-on-Chip) 유휴 전력이 감소하고 동적 작동 범위가 증가하여 더 넓은 동적 전력 및 열 관리를 위해 설계되었으며 더 넓은 전력 범위에서 작동 할 수 있다고 말했다.. 그렇기 때문에 4.5 와트의 총 전력 정격으로 축소 된 Core M 버전은 팬이없는 시스템에서 작동합니다.
이 중 일부는 프로세서 자체를 과열시키지 않고 필요할 때 여전히 "터보 부스트"를 얻을 수 있고 완전히 통합 된 전압을 갖도록 다양한 전원 상태로 조정할 수있는 방식과 같이 코어 자체 내에서 향상된 전원 관리로 인한 것입니다. 최대 수요를 모니터링하고 저전력에서 향상된 성능을 제공하는 방식으로 전압을 변화 시키도록 설계된 FIVR (조정기). 또한 별도의 PCH (플랫폼 컨트롤러 허브) 또는 칩셋을 포함한 전체 솔루션을보다 효과적으로 모니터링 할 수 있으므로 PCH가 연결된 기능의 전력을 조절할 수있어 SATA 드라이브와 같은 항목의 링크를 저전력 상태로 전환 할 수 있습니다, PCI Express 및 USB. 또한 피부 온도 관리가 활발하므로 칩 자체가 온도를 모니터링하고 그에 따라 전력 사용을 조정할 수 있습니다.
마이크로 아키텍처 자체는 더 큰 비 순차적 스케줄러, 개선 된 주소 예측, 벡터 및 부동 소수점 계산 개선과 같은 기능으로 인해 동일한 주파수에서 이전 Haswell 세대보다 더 높은 성능을 얻을 수 있습니다.
전반적으로 사이클 당 단일 스레드 명령어는이 세대에서 약간 증가했지만 지난 7 년 동안 단일 스레드 성능이 같은 속도로 50 % 향상되었다고 덧붙였다.
다른 변경 사항으로는 암호화 및 보안에 대한 새로운 지침, 더 나은 모니터링 및 이전 세대의 트랜잭션 메모리 확장 (TSX 또는 트랜잭션 동기화 확장이라고 함) 및 가상화 명령 (VT-x)에 대한 일부 개선 사항이 있습니다.
Core M과 함께 제공되는 PCH 칩셋은 PCH-LP라고하며 실제로 22nm 공정에서 생산됩니다. 이 기능은 유휴 상태 일 때 약 25 % 적은 전력을 사용하고 유효 전력을 약 20 % 줄 이도록 설계되었습니다. 또한 오디오 및 PCI Express 스토리지의 개선 사항도 포함합니다.
그는 전반적으로이 변경으로 클록 당 단일 스레드 명령 및 벡터 성능 향상과 함께 기존 프로세스 스케일링에서 예상했던 것보다 두 배의 전력 절감이 가능해 졌다고 말했다.
Sr. Principal Engineer와 Graphics Architect Aditya Sreenivas에 따르면 그래픽에도 비슷한 개선이 적용되었습니다. 여기서도 목표는 더 나은 동적 전력 및 누설 특성과 같은 성능 / 와트 향상으로 저전압 작동을 최적화하는 것이 었습니다. 동적 아키텍처를 줄이기위한 마이크로 아키텍처 개선. 그는 이것은 6와 10 와트에서도 작동하도록 설계되었으며 새로운 버전을 제안 할 것이라고 지적했다.
실제 그래픽 아키텍처 자체는 이전 버전과 비슷해 보이지만 Core M 구현에 사용 된 GT2 버전은 각각 8 개의 EU가있는 3 개의 "하위 슬라이스"로 구성된 실행 단위가 20 개에서 24 개로 증가했습니다. (또 다른 이야기에서, 컴퓨팅 아키텍처에 중점을 둔 인텔 엔지니어는 12 및 48 EU의 그래픽 버전 예를 제시하여 향후 버전을 제안합니다.)
한 가지 중요한 차이점은이 버전이 Direct X 11.2를 지원하고 DX12를 지원하며 Open GL 4.3 및 Open CL 2.0을 지원한다는 것입니다. 이것은 별개의 그래픽 칩에서 볼 수있는 속도와 반드시 같은 것은 아니지만 거의 모든 게임과 응용 프로그램이 여기에서 그래픽으로 작동해야 함을 의미합니다. 그러나 이러한 변경 사항은 일부 경우 초기 Haswell-Y 시리즈와 비교하여 그래픽 성능이 40 % 향상 될 수 있습니다.
또 다른 큰 변화는 OpenCL에서 공유 가상 메모리 (SVM)를 지원하여 CPU 및 GPU 구성 요소를 모두 계산에 사용할 수 있다는 것입니다. 이것은 AMD와 다른 사람들이 추진 한 이기종 시스템 아키텍처 (HSA)와 본질적으로 동일한 개념 인 것 같습니다.
인텔 펠로우 (New Intel Fellow)와 홍 미디어 지사장 홍 지앙 (Hang Jiang)에 따르면 새로운 아키텍처는 미디어 기능도 일부 개선되었다고한다. 그는 칩이 인텔 퀵 싱크 비디오 및 비디오 트랜스 코딩과 같은 것들을 이전 버전보다 "2 배 빠르다"고 품질을 향상시킬 수 있다고 말했다. 또한 이제는 비디오 용 AVC, VC-1, MPEG2 및 MVC뿐만 아니라 VP8 디코딩도 지원합니다. 화상 회의 및 디지털 사진 촬영을위한 JPEG 및 모션 JPEG 디코딩; 최대 4K 30fps의 GPU 가속 HEVC 디코딩 및 인코딩. 4K 비디오를 허용하는 것 외에도 이러한 변경으로 25 % 더 긴 Full HD 비디오 재생이 가능합니다.
14nm 공정 기술
인텔은 이전에 14nm 공정 기술에 대해 많은 정보를 제공했지만 Logic Technology Development의 인텔 선임 연구원 인 Mark Bohr는 새로운 공정을 살펴보고 더 많은 정보를 공유했습니다.
"적어도 인텔에게는 무어의 법칙이 계속되고있다"며 인텔은 몇 년 동안 각 세대마다 트랜지스터의 0.7x 스케일링을 평균하고 있으며 계속 진행하고 있음을 나타내는 슬라이드를 보여 주었다. (두 차원으로 확장하면 무어의 법칙에서 기술적으로 예측 한 것보다 이전 세대에 비해 크기가 약 50 % 인 새로운 트랜지스터를 얻게됩니다.)
그는 22 나노 도입에 이어 인텔이 "트리 게이트 (Tri-Gate)"트랜지스터에서 인텔의 2 세대에 대해 이야기했다. 모든 산업 분야가 대부분의 산업에서 "FinFET"트랜지스터로 지칭되는 구조). 그는 새로운 공정으로 이동하면서 핀 사이의 거리가 60nm에서 42nm로 줄어들 었다고 지적했다. 핀의 높이는 실제로 34nm에서 42nm로 증가했습니다. (위 슬라이드에서 "하이 -k 유전체"는 노란색으로, 인텔은 45nm 노드 이후 인텔이 사용하고있는 하이 -k / 금속-게이트 디자인을 사용하여 청색으로 금속 게이트 전극을 형성했습니다.)
14nm 세대에서 가장 작은 임계 치수는 약 8nm 인 Tri-gate 핀의 너비이며 다른 임계 치수는 10nm에서 42nm (핀 피치의 중심과 중심 사이의 거리) 다음 핀 피치의). 그는 트랜지스터가 여러 개의 핀으로 만들어지는 경우가 많으며 트랜지스터 당 핀 수를 줄이면 밀도가 향상되고 커패시턴스가 낮아진다 고 지적했다.
이 세대에서 핀 피치는.7 배 (60 ~ 42nm), 게이트 피치는.87x (90 ~ 70nm), 상호 연결 피치는.65x (80 ~ 52nm) 감소했다. 역사적인.7x 평균 주위의 총 평균. 그는 이것을 보는 또 다른 방법은 게이트 피치와 금속 피치를 곱하는 것이며, 인텔은 로직 영역 스케일링을 위해 인텔이 0.53에 있다고 평소보다 낫다고 말했다. (또한, Bohr의 슬라이드는 공식 다이어그램의 13 억 개에 비해 82mm2 다이 크기의 19 억 개의 트랜지스터가있는 Core M 프로세서를 보여줬다는 점에 관심이있었습니다.Intel PR은 오류를 인정했으며 13 억 개는 정확한 수치입니다.)
트랜지스터 당 비용을 살펴볼 때, Bohr은 추가적인 마스킹 단계로 인해 생산 된 실리콘 웨이퍼 당 비용이 증가한다는 데 동의했다. 일부 레이어는 이제 이중 및 삼중 패턴을 필요로한다. 그러나 그는 14nm 노드가 정상 영역 스케일링보다 우수하므로 트랜지스터 당 정상적인 비용 절감을 유지한다고 말했다.
실제로, 그는 인텔이 그러한 감축이 앞으로도 계속 될 것으로 예상한다는 것을 나타내는 차트를 보여주었습니다. 그리고 그는 이러한 변화로 인해 누설이 적고 성능이 향상되어 와트 당 성능이 향상되었다고 주장했으며, 이는 세대당 1.6 배로 개선되고 있다고 말했다.
그는 Haswell-Y에서 Core M으로 전환 할 때 인텔은 칩이 기능 중립적이었을 때 이전 칩 크기의 0.51 배인 다이를 가질 것이라고 언급했다. 코어 M은 0.63 배의 다이 면적 스케일링을 달성했다고 덧붙였다.
보어는 14 나노는 현재 오리건과 애리조나에서 양산 중이며 내년 초 아일랜드에서 시작될 것이라고 말했다. 또한 인텔은 고전압 및 초저 누설 트랜지스터의 두 가지 버전의 트랜지스터를 사용했지만 현재는 다른 트랜지스터, 상호 연결 스택 등으로 고전력에서 훨씬 더 낮은 엔드까지 다양한 기능을 갖추고 있다고 말했다.
이것의 많은 부분이 다른 회사를위한 칩을 만드는 파운드리 공간에 대한 인텔의 추진의 일부인 것 같습니다. 실제로 파운드리 사업 총괄 책임자 인 수 니트 리키 (Sunit Rikhi)는 보어 (Bohr)를 소개하고 나중에 인텔이 제공하는 모든 옵션을 보여주는 자신의 연설을했다. (인텔은 첨단 기술을 보유하고 있지만 TSMC 및 삼성과 같은 경쟁 업체가 보유한 저전력 칩을 제작 한 경험이 없으므로 14nm 제조 분야에서 주도적 인 위치를 강조하고 있습니다.)
다음으로 10nm가 나오고 보어는 현재 "완전한 개발 단계"에 있고 그의 "일 직업"은 7nm 공정에서 일하고 있다고 말했다.
그는 향상된 스케일링 및 공정 흐름 단순화에 대한 가능성으로 EUV (극 자외선 리소그래피)에 관심이 많았지 만 신뢰성과 제 조성 측면에서는 아직 준비가되지 않았다고 말했다. 그는 14nm 나 10nm 노드는이 기술을 사용하지는 않았지만 원한다고 말했다. 그는 인텔이 7nm에 대해 "베팅하지 않고"있으며, 노드없이 칩을 제조 할 수 있다고 말했지만 EUV를 사용하면 더 좋고 나아질 것이라고 말했다.
보어 부사장은 현재 전체 산업에서 사용하는 300mm 표준에서 450mm 웨이퍼로 전환하면 트랜지스터 당 비용을 줄이는 데 도움이 될 것이라고 말했다. 그러나 그는 완전한 툴 세트와 완전히 새로운 팹을 개발하는 데 많은 비용이 들며, 이 모든 작업을 수행하기 위해 협력하는 여러 대기업에 의존 할 것이라고 말했다. 그는 업계가이를위한 적절한 시간에 동의하지 않았기 때문에 몇 년이 걸릴 것이라고 말했다.
전반적으로 그는 아직 스케일링의 끝을 보지 못했으며 인텔 연구원들이 트랜지스터, 패터닝, 인터커넥트 및 메모리의 다양한 솔루션을 찾고 있다고 언급했다. 그는 최근에 다른 반도체 재료를 사용하는 III-V 소자와 T-FET (터널 전계 효과 트랜지스터)와 같은 것들에 관한 많은 흥미로운 기술 논문이 있으며“항상 흥미로운 것이”있다고 말했다.
