비디오: 5nm, 7nm, 14nm, 10nm: mấy con số này có nghĩa là gì | Giải thích tiến trình CPU (십월 2024)
이번 주 ISSCC (International Solid States Circuits Conference)에서 큰 일 중 하나는 업계에서 10nm 이하에서 프로세서를 만드는 방법과 비용 효율적인 방법에 대한 논의였습니다.
인텔 선임 연구원 마크 보어 (Mark Bohr)는 패널에 대해 강연을했다. 그는 무어의 법칙 (각 세대마다 칩 밀도가 두 배가 될 수 있다는 개념)이 계속되고 있다는 인텔의 믿음을 되풀이했다. 인텔은 이전에 말했듯이 기존 리소그래피 도구를 사용하여 10nm 및 7nm에서 칩을 제조 할 수 있다고 믿고 있지만, 7nm에 대비할 수있는 극 자외선 (EUV) 리소그래피 도구를 갖고 싶어 할 것입니다.
그의 큰 요점은 스케일링을 계속하려면 항상 프로세스 및 디자인의 새로운 혁신 (예: 구리 연결, 스트레인 실리콘, high-K / metal 게이트 및 FinFET 기술 도입)이 필요했으며, 계속해서 혁신하려면 추가 혁신이 필요하다는 점이었습니다. 10 및 7nm 이하로 스케일링. 그러나 그는 인텔이 새로운 노드에서 사용할 프로세스, 재료 또는 구조에 어떤 변화가 있는지에 대한 새로운 세부 사항은 밝히지 않았습니다.
일부 발표 된 보고서와는 달리, 보어는 실제로 인텔이 2016 년에 10nm 부품을 선적 할 것이라고 실제로 확인하지 않았습니다. 인텔 CEO 인 Brian Krzanich에게 2 년의 케이던스가 계속 될지 여부를 물었을 때, 그는 인텔이 그렇게 할 수 있다고 믿었다 고 말했다. 14nm가 같은 시점에있는 처리량과 비교할 때 회사는 확고한 약속을하고 싶지 않습니다.
보어는 칩 스케일링이 계속 될뿐만 아니라 각 웨이퍼 제조 비용은 계속 상승 할 것이지만, 트랜지스터 당 밀도가 증가하면 트랜지스터 당 인텔의 제조 비용이 계속 낮아질 것으로 예상했다. 확장을 계속할 가치가 있습니다. 그는 이전에 이것을 언급했지만 더 회의적인 다른 회사들과 대조를 이룹니다.
그는 칩 설계의 역사에는 다양한 SoC (System-on-Chip) 설계가 이제는 다른 수준의 전력, 아날로그 구성 요소 및 고전압 입 / 출력 시스템과 같은 것들을 통합함으로써 점점 더 많은 통합이 포함된다고 지적했다. 미래는 2.5D 칩 (별도의 다이가 패키지의 내부 버스를 통해 연결되는 경우) 또는 3D 칩 (스루 실리콘 비아 또는 TSV가 여러 개의 칩 다이를 연결하는 경우)에 적합 할 수 있다고 그는 말했다. 저렴한 비용으로 통합이 가능합니다.
Bohr 씨는 TSV가 포함 된 3D 칩은 TSV 밀도를 충분히 얻지 못하거나 열 문제를 처리 할 수없고 기술적으로 더 실현 가능한 모바일 SoC에서도 그렇지 않기 때문에 고성능 CPU에서 실제로 작동하지 않는다고 말했다. 비용이 너무 많이 들기 때문에 실제로 사용되었습니다.
다른 공급 업체는 다른 관점을 가지고있었습니다.
삼성 전자의 김기남 회장은 칩 면적당 트랜지스터 수인 밀도가 계속 증가하고 있다고 지적했다.
그러나 그는 우리가 1.5nm에서 이론적 한계에 접근하고 있으며 EUV를 사중 패턴 인쇄와 결합하면 이론적으로 3.25nm에 도달 할 수 있다고 지적했다. 그러나 그는 그곳에 가려면 업계에 새로운 도구, 구조 및 재료가 필요할 것으로 예상했습니다.
예를 들어, 그는 삼성이 로직 생산을 FinFET (인텔은 몇 년 전에 생산을 시작했고 삼성은 출하를 시작한)에서 7nm 전후의 게이트 전체 및 나노 와이어 접점으로 이동 한 다음 터널 FET로 전환 할 것을 제안했다. 이 시점에서 회사는 새로운 재료도 고려하고 있습니다. 그는 DRAM 및 NAND 기술에는 이미 3D 제조를 포함한 많은 새로운 기능이 포함되어 있다고 언급했습니다.
주요 파운드리 TSMC는 특정 기술 프레젠테이션을 제공하지 않았지만 올해 16nm 제조 및 미래의 노드 개발을 준비함에 따라 새로운 재료 및 구조를 연구하고 있습니다.
특히 Marvell Technology Group의 CEO 인 Sehat Sutardja가이 산업을 지향하는 관점에 대해 다소 다른 관점에 관심이있었습니다.
그는 "마스크"(칩을 만드는 템플릿)를 만드는 데 드는 비용이 각 세대를 두 배 이상 늘 렸으며 현재 속도에서는 2018 년까지 최대 천만 달러에이를 수 있다고 불평했다. R & D는 현재 FinFET 기술에 SoC를 만드는 것이 칩의 총 수명이 2, 500 만 단위 이상으로 매우 큰 경우에만 의미가 있다고 말했다. 그러나 시장은 너무 세분화되어 있기 때문에 대부분의 회사에서 충분한 양을 보유하기는 어렵습니다.
Sutardja는 현재 모바일 SoC는 모바일 칩에 통합 된 기능 (예: Southbridge I / O 연결, Wi-Fi 및 Bluetooth 연결 옵션)을 언급하면서 "우리의 이익을 위해 너무 많은 통합"을 가지고 있다고 말했다. 모뎀)은 여전히 데스크톱 및 랩톱 프로세서에 통합되어 있지 않습니다.
대신, 그는 개별 부품을 "가상 SoC"에 연결하는 레고와 같은 개념을 포함하는 MoChi (모듈러 칩용)로 업계를 이전 할 것을 제안했다. 이를 통해 가장 진보 된 노드에서 생성 된 CPU 및 GPU 기능과 다른 저비용 노드의 다른 기능으로 컴퓨팅 및 비계산 기능을 분리 할 수있을 것이라고 그는 말했다. 이 구성 요소는 AXI 버스의 확장이 될 상호 연결을 통해 연결됩니다. 특히 소규모 공급 업체에게는 흥미로운 아이디어이지만 많은 회사에서이를 실현 가능한 표준으로 만들기 위해 필요할 수 있습니다.
더 새롭고 더 나은 칩을 얻는 것은 결코 쉬운 일이 아니지만 지금보다 더 어렵고 확실히 더 비쌉니다. 결과적으로 경쟁사 수가 줄어들고 노드 간 시간이 길어질 수 있지만 여전히 칩 스케일링이 계속 될 것으로 보입니다.
