전환에있는 무어의 법칙

무어의 법칙의 다음 단계로의 전환이 더 어려워 졌다는 확인이 필요한 경우 인텔은 지난 주 10nm 칩이 2017 년 하반기까지 지연 될 것이라고 발표했다. 그러나 지난주 Semicon West 회의에서 다른 회사의 비비 소식은 율법의 사망에 대한 보고서가 크게 과장되었다고 발표했다.

인텔 CEO 브라이언 크 르자 니크 (Brian Krzanich)는 회사의 2 사분기 실적 콜 중에 10nm 지연을 발표했다. 이 칩은 이전에 내년 말이나 2017 년 초로 예상되었다. 한편 Skylake로 알려진 6 세대 코어 프로세서 인 2 세대 14nm 라인은 자격을 갖추 었으며 이번 분기에 출시 될 예정이다. Broadwell으로 알려진 14nm 제품은 작년 말에 단일 버전으로, 올해 초에 더 광범위하게 출시되었습니다). Krzanich에 따르면 2016 년 하반기에 일부 성능이 개선 된 Skylake 아키텍처를 사용하여 구축 된 Kaby Lake라는 또 다른 14nm 칩 제품군이 있으며, Cannonlake로 알려진 첫 번째 10nm 제품은 현재 2017 년 하반기.

Krzanich가 리소그래피의 어려움과 지연의 원인으로 각각의 새로운 노드로 이동할 때 필요한 다중 패턴 단계의 수를 언급하면서 22nm에서 14nm 로의 전환이 유사하게 지연되었다는 것을 상기하십시오. 인텔은 10nm 칩이 극 자외선 리소그래피 (EUV) 기술로 제조되지 않을 것이라고 가정하며, 이는보다 진보 된 형태의 리소그래피로 이동 하지 않고 칩 제조에서 가장 긴 시간을 만든다.

그는 인텔이 현재 프로세스 노드간에 2.5 년이 걸릴 것이라고 가정하고있다 (인텔은 2012 년 초에 22nm "Ivy Bridge"칩을 최초로 출시했다는 점에 주목한다).

Krzanich는 인텔이 10nm에서 7nm로 이동함에 따라 노드간에 "항상 2 년으로 돌아 가려고 노력할 것"이라고 말했다. 또한 인텔은 타이밍 결정시 EUV의 성숙도, 재료 과학의 변화 및 제품의 복잡성을 모니터링 할 것이라고 말했다.

TSMC, 2017 년 초 10nm 반복

무어의 법칙이 둔화되고 있다고 주장한다면 Qualcomm, MediaTek 및 Nvidia와 같은 팹리스 반도체 회사를 위해 칩을 제조하는 반도체 파운드리의 소식은 상황이 가속화되고 있음을 나타냅니다 . 또는 적어도 인텔과의 격차를 조금 좁히고 있습니다.

세계 최대 파운드리 인 TSMC (Taiwan Semiconductor Manufacturing Corp.)는 2017 년 1 분기에 10nm를 출하 할 계획이라고 밝혔다. TSMC는 2 분기에 첫 16nm FinFET 프로세서의 양산을 시작했으며, 출하가 시작되었다고 밝혔다. 달. (이것은 최종 사용자가 아닌 TSMC 고객에게 배송하는 것을 의미합니다. 우리는 최종 칩에 아직 그러한 칩이 배송되지는 않았지만, 앞으로 몇 달 안에는 그렇게 될 것으로 예상합니다.)

TSMC의 공동 CEO 인 마크 리우 (Mark Liu)는 2017 년 초에 실제 제품 출하와 함께 10nm 공정이 진행되고 있다고 말했다. 10nm 부품은 동일한 총 전력에서 15 % 더 빠르거나 같은 속도에서 35 % 적은 전력을 더 많이 사용할 것이라고 말했다. 16nm 공정의 게이트 밀도의 두 배보다 높습니다.

이 모든 것이 성공한다면 TSMC의 10nm 공정으로 제조 된 제품은 인텔의 10nm 공정으로 제조 된 제품보다 1/4 정도 전에 시장에 출시 될 수 있으며 이는 업계에서 큰 전환 일 것입니다. 그러나 TSMC는 지난 1 년 전에 약간의 지연을 발표했다는 점에 주목하십시오. 1 년 전에 조금이라도 2015 년 말에 10nm의 생산이 시작될 것으로 예상하고 더 공격적인 속도와 전력 목표를 인용했습니다.

한편, 삼성의 또 다른 최첨단 칩 파운드리 인 삼성은 2016 년 말까지 10nm 칩 양산을 시작할 것이라고 밝혔다. 삼성은 올해 초 갤럭시 S6 폰에 엑시 노스 7 옥타 (Exynos 7 Octa) 최초의 14nm FinFET 제품을 출하했다. 인텔이 프로세스 기술에서 오랜 리드를했던 시대와는 크게 다른 인텔의 14 나노 미터 출하량 (두 프로세스가 약간 다르지만) 이후 약간의 차이가 있었다.

삼성은 또한 14 나노 기술을 GlobalFoundries에 라이센스를 부여했으며 올해 말에 14 나노 기술의 양이 증가 할 것이라고 밝혔다. GlobalFoundries의 고객은 AMD를 포함하며, AMD는 2016 년 동안 다양한 제품에 14nm FinFET 기술을 출시 할 계획이며 최근 IBM의 칩 제조 사업을 인수했습니다.

GlobalFoundries, 22nm FD-SOI 제공

GlobalFoundries는 또한 지난주 발표 한 22nm FD-SOI (완전히 고갈 된 실리콘 온 인슐레이터)라는 다른 솔루션을 제공 할 계획이다. 이 프로세스는 3D FinFET이 아닌 기존의 평면형 트랜지스터를 사용하지만 여기서는 SOI로 알려진 다른 종류의 웨이퍼에서 제작됩니다. GlobalFoundries는이 접근 방식을 통해 일반적으로 사용되는 28nm 평면 공정보다 우수한 성능과 저전력을 비슷한 비용으로 제공 할 수 있으며 14nm FinFET보다 훨씬 저렴한 비용으로 193nm 침지 리소그래피를 사용하여 더 많은 패스를 요구하는 칩을 생산할 수 있다고 주장합니다. GlobalFoundries에 따르면이 공정은 28nm에 비해 다이 크기가 20 % 더 작습니다.

팹은 FinFET이 더 많은 성능을 제공하고 일부 애플리케이션에 필요하다고 밝히지 만 새로운 프로세스는 주류 모바일, 사물 인터넷, RF 및 네트워킹 시장에도 적합하다고 생각합니다. GlobalFoundries는 14nm FinFET 제품과 비교하여이 공정에 거의 50 % 적은 침지 리소그래피 층이 필요하므로 비용이 절감 될 것이라고 밝혔다.

삼성은 28nm에서 FD-SOI 제품을 계획하고있다.

추가로 다운 스트림 인 IBM과 파트너는 최근 실험실에서 7nm 테스트 칩을 생산한다고 발표했지만 물론 실험실과 대량 생산 사이에는 먼 길이 있습니다.

Semicon West는 새로운 도구를 보여줍니다

칩 제조의 미래는 또한 지난 주 Semicon West 컨퍼런스에서 주제 였는데, 여기서 반도체 제조 장비 제조업체는 새로운 기술에 대한 진전을 논의했습니다.

타이밍이 불분명하지만 논리 로드맵에 대한 일반적인 합의가있는 것 같습니다. 다음 단계는 실리콘 게르마늄 (SiGE) 및 인듐 갈륨 비소 (InGaAs)와 같은 대체 재료, 특히 새로운 채널 재료 (예: IBM의 7nm 테스트 칩에서 사용하는 것과 같은 재료) 로의 전환이 될 것입니다. 이러한 재료는 다른 두 세대에 FinFET 설계의 사용을 확장 할 것이며, 업계는 새로운 트랜지스터 구조, 아마도 5nm 노드 근처의 나노 와이어라고 불리는 게이트-올-라운드 트랜지스터로 바뀔 수 있다고 생각했다.

리소그래피에서 ASML은 EUV 장비의 목표는 50 %의 가용성으로 하루에 1, 000 개의 웨이퍼이며, 5nm에서 10 개의 중요한 레이어에만 사용될 것이지만 EUV는 7nm 생산을 준비하는 것이 여전히 목표라고 밝혔다. 193nm 리소그래피는 여전히 많은 작업을 수행 할 것입니다. ASML은 15 명의 EUV 리소그래피 툴을 구매하기로 동의 한 미명 미국 고객 (거의 모든 관찰자들이 인텔이라고 가정)이 올해 발표 한 6 개의 시스템을 실제로 구매했다고 밝혔다.

무어의 법칙에 대한 대부분의 논의는 논리 칩에 관한 것이었지만, 메모리 칩도 전환 중이라는 점에 유의해야합니다. DRAM 축소가 크게 둔화되었습니다. 대부분의 제조사들은 현재 20 나노 DRAM으로 전환 중이며, 아마도 한두 세대 더 남게 될 것이다. 밀도 나 비용의 추가 발전은 추가 제조 용량, 더 큰 웨이퍼 크기 (450mm), 3D 칩 스태킹 (하이브리드 메모리 큐브) 또는 결국 MRAM과 같은 새로운 유형의 메모리에서 비롯되어야합니다.

NAND 플래시 메모리에서는 상황이 약간 다릅니다. NAND 플래시 메모리는 이미 20nm 이하이며 DRAM과 마찬가지로 훨씬 더 확장 할 공간이 부족하지만이 경우 확실한 대안이 있습니다. 가장 인기있는 주제는 3D NAND로, 매우 얇고 균일 한 필름으로 제작 된 여러 층의 메모리 셀을 사용합니다. 개별 셀의 피처 크기는 더 이상 작을 필요는 없지만 (약 40-50nm로 완화), 더 많은 층을 추가함으로써 밀도는 칩에서 1 테라 비트로 계속 확장 될 수 있습니다. 리소그래피는 훨씬 쉽지만, 이러한 메모리 어레이를 증착하고 에칭하기 위해서는보다 고급의 원자 수준 툴이 필요합니다.

삼성은 이미 양산 중이며, 32 개의 레이어가있는 2 세대 3D NAND는 단일 칩에서 최대 128Gb (16GB)까지 포장 할 수 있습니다. 이번 주 삼성은이 128Gb 칩을 사용하여 2.5 인치 폼 팩터에 최대 3.86TB의 데이터를 저장할 수있는 차세대 6Gbps 엔터프라이즈 SSD를 발표했습니다. 마이크론 / 인텔 얼라이언스와 SK 하이닉스는 올해 말 3D NAND 양산을 시작할 것으로 예상된다. 마이크론과 인텔은 에어 갭 기술이 256Gb와 384Gb에서 더 밀도가 높은 칩을 만들 수있게한다고 주장하고 SK 하이닉스는 내년에 48 개의 레이어를 사용하여 36 개의 레이어를 사용하여 밀도를 확장 할 계획이라고 밝혔다. 도시바와 샌 디스크는 내년 언젠가 뒤따를 것이다. Semicon West의 장비 회사들은 3D NAND 로의 전환이 예상보다 빠르게 진행되고 있으며, 일부 추정에 따르면 비트 단위 용량의 15 %가 올해 말까지 이동했을 것으로 예상됩니다.